Beschreibung
Aufgrund der Einschränkungen in den Quartus® II Softwareversionen 10.0 SP1 und früher können diese Spine-Taktfehler auftreten, wenn Ihr Projekt hohe Takt-Routing-Anforderungen hat. Diese Fehler treten oft bei Designs auf, die mehrere Speicherschnittstellen und HSSI-Kanäle (high-speed serial interface) verwenden (insbesondere PMA Direct).
Um diese Einschränkungen zu umgehen, müssen Sie Ihr Design darauf beschränken, regionale Taktressourcen besser zu nutzen. Nachfolgend finden Sie mehrere Empfehlungen zur Einschränkung Ihres Designs.
- Wenn Ihr Design keine LogicLock-Regionen verwendet oder wenn die LogicLock-Regionen nicht an den Taktbereichsgrenzen ausgerichtet sind, kann das Erstellen zusätzlicher LogicLock-Regionen und weiterer Einschränkungen Ihrer Logik dazu beitragen, dass Ihr Design passt. Beachten Sie, dass das Register Packing, eine Syntheseoptimierungsoption, LogicLock-Regionen ignorieren kann. Deaktivieren Sie in diesem Fall die Registerverpackung für bestimmte Instanzen über den Quartus II Assignment Editor.
- Einige Peripheriefunktionen können LogikLock-Regionszuweisungen ignorieren, und der globale Werbeaktionsprozess kann in diesem Fall möglicherweise nicht korrekt erkennen. Vermeiden Sie solche Fälle, indem Sie dem I/Os mit diesen Peripheriefunktionen bestimmte Pins zuweisen. Dadurch wird sichergestellt, dass der globale Werbeaktionsprozess die richtigen Standorte verwendet.
- Einige IP-MegaCore-Funktionen® wenden standardmäßig eine globale Signalzuweisung mit einem Wert von dual-regionaler Taktfrequenz an. Wenn Sie die Logik auf eine regionale Clock-Region beschränken und die globale Signalzuweisung auf regional anstatt auf dual-regional setzen, können Sie die Probleme mit den Taktressourcen reduzieren.
Verbesserungen der Taktressourcenoptimierung sind in der Quartus II Softwareversion 10.1 geplant, weitere Verbesserungen für neuere Versionen geplant.