Artikel-ID: 000082956 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 19.10.2018

Wie kann ich über den phy_mgmt_addr Port des Serial Lite III Streaming Intel® FPGA IP kerns für Intel® Stratix® 10 L-/H-Tiles auf den Transceiver-PHY-Registerraum zugreifen?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Serieller Lite III Streaming Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Um über den phy_mgmt_addr Port des Serial Lite III Streaming Intel® FPGA IP Kerns für Intel® Stratix® 10 L-/H-Tiles auf den Transceiver-PHY-Registerraum zuzugreifen, verwenden Sie den MSB des Bus wie folgt:

  • Setzen Sie phy_mgmt_addr[msb] = 1 , um auf den Intel Stratix 10 L-/H-Tile Transceiver PHY-Registerraum zuzugreifen.
  • Set phy_mgmt_addr[msb] = 0 , um auf die Serial Lite III Streaming Intel FPGA IP Core Configuration and Status Registers (CSR) zuzugreifen
Lösung

Diese Nutzung dieser Adresse wird in einer zukünftigen Version des Serial Lite III Streaming Intel FPGA IP Core Benutzerhandbuch dokumentiert.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Stratix® 10 FPGAs und SoC FPGAs

1

Benötigen Sie weitere Hilfe?

Support kontaktieren

Disclaimer/Rechtliche Hinweise

1

Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte es Widersprüche zwischen der englischsprachigen Version dieser Seite und der Übersetzung geben, gilt die englische Version. Englische Version dieser Seite anzeigen.