Artikel-ID: 000082938 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Warum liefert mein formaler Verifizierungsbericht inequivalente Ergebnisse, wenn mein Design einen SignalTap II Logikanalysator verwendet?

Umgebung

  • Verifizierung
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Wenn Ihr Design den SignalTap® II Logikanalysator verwendet, werden bei der formalen Verifizierung Diskrepanzen angezeigt. Der Quartus® II formale Verifizierungsablauf wird mit Cadence Conformal LEC nicht unterstützt, wenn Sie den SignalTap II Logikanalysator in Ihrem Design verwenden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Stratix® II FPGAs

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