Aufgrund eines Problems in modelsim-Altera Softwareversion 6.6c, die mit ACDS-Softwareversion 10.1 geliefert wird, können Sie diesen Fehler und Fehler wie die unten bei der Gate-Level-Timing-Simulation sehen. Dieser Softwarefehler betrifft nur Verilog HDL Timing-Simulationen.
Loading instances from _v.sdo
# ** Fatal: SDF files require Altera primitive library
# Time: 0 ps Iteration: 0 Instance: /_tb File: ://_tb.v
# FATAL ERROR while loading design
# Error loading design
# Error: Error loading design
# Pausing macro execution
# MACRO ./_run_msim_gate_verilog.do PAUSED at line 12
Um dieses Problem zu umgehen, simulieren Sie Ihre Gate-Level-Netliste, die in der Quartus® II SoftwareVersion 10.1 mit der ModelSim-Altera Softwareversion 6.5e mit der ACDS-Softwareversion 10.0 SP1 generiert wurde.
Dieses Problem wurde ab der ModelSim-Altera Softwareversion 6.6d, die mit der Quartus II Softwareversion 10.1 SP1 bereitgestellt wird, behoben.