Möglicherweise sehen Sie die folgenden Fehler während der Analyse- und Synthese-Kompilierungsphase für DDR3 UniPHY-basierte Controller mit hartem Prozessorsystem (HPS) im Platform Designer:
Fehler: Eingabe-Port DATAIN im Atom "{hierarchy}.config_1", ein cyclonev_io_config Primitives, ist nicht rechtlich verbunden und/oder konfiguriert
Info (129003): Der Eingangsport DATAIN wird von einem konstanten Signal angetrieben, der Compiler erwartet jedoch, dass dieser Eingangsport mit einem echten Signal verbunden wird.
Fehler: Eingabe-Port ENA im Atom "{hierarchy}.config_1", ein cyclonev_io_config Primitives, ist rechtlich nicht verbunden und/oder konfiguriert
Info (129003): Der Eingangs-Port ENA wird von einem konstanten Signal angetrieben, der Compiler erwartet jedoch, dass dieser Eingangsport mit einem echten Signal verbunden wird.
Fehler: Eingabe-Port-UPDATE auf atom "{hierarchy}.config_1", ein cyclonev_io_config Primitives, ist nicht rechtlich verbunden und/oder konfiguriert
Info (129003): Input-Port-UPDATE wird von einem konstanten Signal angetrieben, aber der Compiler erwartet, dass dieser Eingabeport mit einem echten Signal verbunden wird
Dieses Problem tritt auf, wenn die zurückgestellte Generation des Platform Designer verwendet wird, wo der DDR3-Controller während der Kompilierung während der Kompilierung während des Flugs generiert wird. Die richtige Methode zur korrekten Kompilierung des Designs ist folgende:
- Erstellen Sie das Platform Designer-System.
- Generieren Sie im Platform Designer-System die DDR3 Controller-IP.
- Schließen Sie die resultierende .qip-Datei in Ihre Projektdateien ein und nicht die .qsys-Datei.