Kritisches Problem
Beschreibung
Bei der Simulierung mit VHDL in Cadence® NC-Sim®, der 13,0 Quartus® II Software-Release des deterministischen Latenz-PHY-IP-Kerns schlägt fehl weil die falsche Parameterfolge zwischen dem Verilog gesetzt ist oberste Ebene und die generierte VHDL. Verilog-Simulationen in Cadence NC-Sim sind nicht betroffen.
Lösung
Für die 13.0 Quartus II Software-Version gibt es keine Problemumgehung. Sie müssen eine neuere Version verwenden, um VHDL in Cadence NC-Sim zu simulieren.
Dieses Problem wurde in der 13.1 Quartus II Softwareversion behoben.