Artikel-ID: 000082826 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 29.05.2018

Warum schlägt das dynamische 1G/2,5G/10G des Ethernet-10G-MAC mit niedriger Latenz mit 1588-Modus das Design-Timing in Intel® Stratix® 10 ES1-Gerät fehl?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Niedrige Latenz Ethernet 10G MAC Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems in Intel® Quartus® Prime Software Version 18.0 kann das dynamische generierte 1G/2.5G/10G des Ethernet 10G MAC mit 1588-Modus-Beispieldesign den zeitlichen Abschluss ausfallen.

     

     

    Lösung

    Starten Sie Design Space Explorer II und führen Sie einen Seed-Sweep durch, um die beste Qualität der Platzierung zu erhalten, da sich Stratix® 10 FPGA Timing-Modell noch in der Vorstufe der technischen Charakterisierung befindet.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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