Artikel-ID: 000082824 Inhaltstyp: Fehlermeldungen Letzte Überprüfung: 31.10.2018

Error(175020): Der "Thesen"-Adapter kann den Logischen Stift, der Teil pcie_example_design pcie_example_design ist, nicht in den Bereich (95, 2) bis (95, 2) platzieren, auf den er beschränkt ist, da für die Logik dieses Typs keine gültigen ...

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • QSYS Beispiel-Designs
  • Avalon-ST Intel® Stratix® 10 Hard IP für PCI Express*
  • Avalon-MM Intel® Stratix® 10 Hard IP für PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Wenn Sie die Intel® Stratix® 10 Hard IP for PCI* Express MX H-Tile ES1 FPGA Devkit Design Example kompilieren, wobei jede Funktion im Register Konfigurations-, Debug- und Erweiterungsoptionen über den Intel® Stratix® 10 PCIe* IP Parameter Editor aktiviert ist, sehen Sie möglicherweise die folgenden Fehlermeldungen:

    Error(175020): Der "Thesen"-Adapter kann den Logikstift, der Teil pcie_example_design pcie_example_design ist, nicht in den Bereich (95, 2) bis (95, 2) platzieren, auf den er beschränkt ist, da für die Logik dieses Typs keine gültigen Stellen in der Region vorhanden sind.

    Fehler(16234): Von 1 berücksichtigten Standorten konnte kein rechtlicher Standort gefunden werden.

    Fehler(175005): Es konnte kein Speicherort gefunden werden mit: IO_FUNCTION von GPIO (1 ort betroffen) .

    Fehler(14566): Der Anschlussverteiler kann aufgrund von Konflikten mit bestehenden Beschränkungen (1 Stifte) nicht 1 Peripheriekomponente(en) platzieren.

    Fehler(15307): Kann Projektzuweisungen aufgrund von rechtswidrigen oder widersprüchlichen Zuweisungen nicht auf das Design anwenden.

     

    Die Fehlermeldungen von "40" sind auf die ungültigen Neukonfigurations-Pin-Standortzuweisungen in der Intel® Stratix® 10 Hard IP für PCI Express MX H-Tile ES1 FPGA Devkit Design Example zurückzuführen.

    Lösung

    Um dieses Problem zu umgehen, ändern Sie die Pin-Positionen der Neukonfigurations-Taktfrequenz wie unten gezeigt:

     

    Wenn Sie die Pin-Standortzuweisung im Intel® Quartus® Prime Pin Planner wechseln, weisen Sie reconfig_clk_in_clk Pins von PIN_AR26/ PIN_AP26(n) zu PIN_AT13/PIN_AU13(n) neu zu.

    Wenn Sie die Pin-Standortzuweisungen in der QSF-Datei wechseln, ändern Sie die folgenden Zuweisungen:

    Aus Pin-Standortzuweisungen:

    set_location_assignment PIN_AR26 –zu reconfig_clk_in_clk

    set_location_assignment PIN_AP26 "reconfig_clk_in_clk(n)"

     

    So fixen Sie Ortungszuweisungen:

    set_location_assignment PIN_AT13 –zu reconfig_clk_in_clk

    set_location_assignment PIN_AU13 "reconfig_clk_in_clk(n)"

     

    Dieses Problem wurde in der Intel® Quartus® Prime Pro Edition Software Version 19.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    เอฟพีจีเอ Intel® Stratix® 10 MX

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