Artikel-ID: 000082821 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 25.09.2018

Warum zeigt der Low Latency 100G Ethernet Stratix® 10 FPGA IP "H-Tile" als "Target Transceiver Tile" an, wenn er auf ein reines "L-Tile"-Gerät abzielt?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Niedrige Latenz 100G Ethernet Intel® FPGA IP für Arria® 10 und Stratix® V
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Wenn Sie mit einem reinen "L-Tile"-Gerät arbeiten, ist das Dropdown-Menü "Ziel-Transceiver-Kachel" deaktiviert und zeigt den Standardwert "H-Tile" an. "H-Tile" ist standardmäßig in der Komponentenbeschreibungsdatei codiert.

    Lösung

    Der Entwickler kann die 'H-Tile' als 'Target Transceiver Tile'-Kachel ignorieren, wenn er auf L-Tile-Geräte abzielt, die IP generiert HDL, das auf die richtige Gerätekachel abzielt. Dieses Problem wird in einer zukünftigen Version der Quartus® Prime Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    เอฟพีจีเอ Intel® Stratix® 10 GX
    Intel® Stratix® 10 FPGAs und SoC FPGAs
    Intel® Stratix® 10 GT SoC-FPGA

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.