Um die Timng des Cyclone® V HPS SDRAM zu verbessern, um Die Kernpfade zu FPGA, können Sie versuchen, die betreffenden Pfade mithilfe der folgenden Zuweisung zu überkonsentieren:
wenn {$::quartus(nameofstackutable) == "quartus_fit"} {
set_max_delay -von [get_keepers *\|fpga_interfaces\|f2sdram~FF_*] zu [get_keepers ]
}
Die spezifischen <> und Namen müssen an Ihre Designstruktur angepasst werden.
Beachten Sie, dass diese Zuweisung die Pfade während des Bearbeitungsprozesses nur überfordert, und dass die im TimeQuest Timing Analyzer durchgeführte Timing-Analyse gültig ist.
Der Wert für eine Überanstrengung hängt von der Größe Ihrer Timing-Verletzungen ab.
Zum Beispiel:
Wenn Ihre Standard-Setup-Beziehung 6 nm beträgt und Sie auf diesen Pfaden von -1ns eine negative Slack-Einstellung haben, ist die Anwendung eines set_max_delay Werts von 4,5ns angemessen.
Oder wenn Ihre Standard-Setup-Beziehung 4 nm beträgt und Sie auf diesen Pfaden von -100ps eine negative Slack-Einstellung haben, ist die Anwendung eines set_max_delay Werts von 3,5ns angemessen.
Dieses Problem wird voraussichtlich in einer zukünftigen Version der Quartus® II Software behoben werden.