Wenn der UniPHY DDR3 Controller im Quartalsratenmodus mit oder nahe den im External Memory Interface Spec Estimator Tool (HTML) angegebenen maximalen Frequenzen betrieben wird, können Timing-Verletzungen auf den Kern-Timing-Pfaden von der Quartalsrate-Takt-Domain zur Half-Rate-Clock-Domain auftreten. Diese Pfade haben das Format: *qr_to_hr|dataout_r* bis *hr_to_fr*
Eine Übereinschränkung dieser Pfade kann den zeitlichen Ablauf des Schließens unterstützen. Um diese Pfade für den Grafikcontroller, aber nicht für statische Timing-Analyse zu übereinschränken, fügen Sie diese Einschränkung in Ihre Synopsys Design Constrains (.sdc)-Datei ein.
#Overconstraining QR to HR clock domain
set ver_info $::TimeQuestInfo(nameofexecutable)
if { != "quartus_sta"} {
set_max_delay -from [get_keepers *qr_to_hr\|dataout*] -to [get_keepers *hr_to_fr*] 1}
Diese Einschränkung setzt die maximale Verzögerung zwischen diesen beiden Knoten auf eine sehr kurze Verzögerung, was dazu führt, dass der Quartus II Knoten diese Pfade priorisiert.