Warum reset_rx_clk und reset_tx_clk Signale der PCS-only-Variante und der PCS plus PMA-Variante der Triple-Speed-Ethernet-Intel FPGA IP mit den rx_clk und tx_clk Signalen synchronisiert werden?

Die reset_rx_clk - und reset_tx_clk Signale der PCS-Only-Variante und der PCS-plus-PMA-Variante der Triple-Speed-Ethernet-Intel® FPGA IP werden nicht mit den rx_clk und tx_clk Signalen synchronisiert.

Der nächste Patch bietet eine Lösung, um sicherzustellen, dass das reset_rx_clk-Signal mit dem rx_clk Signal synchronisiert und das reset_tx_clk-Signal mit dem tx_clk-Signal synchronisiert wird.

Laden Sie den folgenden Quartus® II Softwareversion 10.1 SP1 Patch 1.77 herunter:

• Quartus II SoftwareVersion 10.1SP1 Patch 1.77 für Windows
• Quartus II SoftwareVersion 10.1SP1 Patch 1.77 für Linux
• Quartus II SoftwareVersion 10.1SP1 ReadMe für Patch 1.77

Vorsicht:

Sie müssen entweder die Quartus II Software v10.1 SP1 zuvor installiert haben oder die Quartus II Software v10.1 SP1 installieren, bevor Sie diesen Patch installieren. Andernfalls wird das Patch nicht korrekt installiert, und die Quartus II Software wird nicht korrekt ausgeführt.

Nachdem Sie das Patch installiert haben, müssen Sie Ihre Dreifachgeschwindigkeits-Ethernet-Intel FPGA IP erneut erstellen, bevor Sie Ihr Design kompilieren.