Artikel-ID: 000082752 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 20.04.2014

AN661: Implementierung einer fraktionalen PLL-Rekonfiguration mit ALTERA_PLL- und ALTERA_PLL_RECONFIG Megafunktionen: Bekannte Probleme

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Ausgabe 133244: Version 2.0

Tabelle 2 zeigt, dass alle Bits der C-Zähler-, M-Zähler- und N-Zählerregister Lese-/Schreibzugriffe haben.

Die Bypass-Aktivierungs- (Bit 16) und die ungeraden Divisionsbits (Bit 17) der C-Zähler-, M-Zähler- und N-Zählerregister der Megafunktion Altera PLL Reconfig sind schreibgeschützt. Wenn eines dieser Register gelesen wird, geben Bit 16 und Bit 17 immer 0 zurück.

Lösung

Dieses Problem wurde ab AN661 Version 13.1 behoben.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 15 Produkte

Cyclone® V SX SoC-FPGA
เอฟพีจีเอ Cyclone® V GT
เอฟพีจีเอ Stratix® V GX
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Cyclone® V ST SoC-FPGA
Arria® V ST SoC-FPGA
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Cyclone® V SE SoC-FPGA

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