Artikel-ID: 000082745 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Warum steckt der "rx_dataout" des Stratix® II GX Transceiver-Kanals unter bestimmten Bedingungen an einem festen Wert fest?

Umgebung

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Beschreibung

Wenn in Stratix® II GX-Gerät ein ungültiges Eingangssignal empfangen wird, werden zufällige Daten auf den deserialisierten Ausgabedaten des Takt- und Datenwiederherstellungsblocks (CDR) erwartet. In einigen Fällen kann die deserialisierte CDR-Ausgabe jedoch selbst bei einem ungültigen Eingangssignal ein festes taktartiges Datenmuster haben (0101.. oder 1010..). In diesem Szenario hat die Empfangsausgabe (rx_dataout) auf der PLD-Schnittstelle, wenn 8b/10b aktiviert ist, ein festes Hex A4 oder Hex B5 (decodierter Wert von 0101..oder 1010..). Die Statussignale rx_disperr, rx_errdetect und das rx_syncstatus Signal ändern sich nicht, um anzuzeigen, dass die fixen Daten ungültig sind.

Dieses Problem ist unabhängig von der Alt2GXB-Konfiguration, den Transceiver-Einstellungen oder den Gerätereihen in Stratix II GX. Sobald das Problem jedoch auf einem bestimmten Transceiver-Kanal für eine ungültige Eingabe beobachtet wird, kann es unter allen Bedingungen auf demselben Kanal reproduziert werden. Der Empfängereingang kann ein ungültiges Signal haben, da das serielle Eingangskabel getrennt wird oder der Upstream-Quellentreiber tri angegeben wird.

Verwenden Sie basierend auf dem CDR-Modus (manuell oder automatisch) die folgenden Problemumgehungen

CDR im automatischen Modus eingestellt: Im automatischen Modus wechselt die CDR wiederholt zwischen Lock to Reference (LTR) und Lock to Data (LTD), wenn die CDR ein ungültiges Eingangssignal empfängt.  Das "rx_freqlocked"-Signal, das der PLD-Logik zur Verfügung steht, wechselt zwischen hoch und niedrig, um auf diese Bedingung hinzuweisen. Verwenden Sie daher im automatischen Modus den "rx_freqlocked" als einen der Parameter in der PLD-Logik, um zu bestimmen, ob die erhaltenen Eingabedaten gültig sind.

CDR im manuellen Modus eingestellt: Im manuellen Modus, da der Benutzer den CDR-Übergang von LTR zu LTD steuert, bleibt die "rx_freqlocked" hoch, wenn die CDR auf LTD eingestellt ist. Daher können Sie in diesem Modus das "rx_freqlocked"-Signal nicht verwenden, um festzustellen, ob das Eingangssignal ungültig ist. Sie müssen einen externen PPM-Detektor entwickeln, der die Referenz-Taktfrequenz mit der wiederhergestellten Taktfrequenz vergleicht. Da die wiederhergestellte Taktfrequenz beim Empfang eines ungültigen Eingangssignals zu beginnen beginnt, sollte die Ausgabe des entwickelten PPM-Detektors in der Benutzerlogik verwendet werden, um festzustellen, ob das zurückgesetzte Eingangssignal ungültig ist.

Wenn Sie zusätzlich zu den oben genannten Problemumgehungen den Stratix II GX Transceiver-Kanal für das PIPE-Protokoll konfiguriert haben, können Sie auch das "pipeelecidle"-Statussignal verwenden, um eine ungültige serielle Eingabe zu erkennen. Die "Pipeelecidle" ist nur im PIPE-Modus verfügbar.

 

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เอฟพีจีเอ Stratix® II GX

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