Beschreibung
Aufgrund einer Einschränkung in der Quartus® II Software wird die Port-Reihenfolge in Ihrer Quelle Verilog HDL-Netliste möglicherweise nicht gepflegt, wenn die Ausgabe-Verilog HDL-Netliste ausgeschrieben ist. Aufgrund dieser Einschränkung können Sie, wenn Ihr Testbench Ports gleichzeitig verbindet, ein Missverhältnis zwischen RTL und Gate-Level-Simulation sehen.
Lösung
Um diese Einschränkung zu umgehen, verbinden Sie Ports der obersten Ebene explizit in Ihrem Verilog HDL-Testbench.
Diese Einschränkung wird voraussichtlich in einer zukünftigen Version der Quartus II Software behoben.