Artikel-ID: 000082710 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 23.07.2013

Wie behebe ich Timing-Ausfälle auf dem Stratix V GX Reconfiguration Controller IP pmatestbussel Bus, wenn ich mein Design in Quartus II SoftwareVersion 13.0 neu kompiliere?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Um timing-Ausfälle zu beheben, die auf dem pmatestbussel Bus beim Kompilieren Ihres Designs in Quartus II Softwareversion 13.0 gemeldet wurden, sollten Sie die folgenden Schritte durchführen:

    1. Regenerieren Sie die Transceiver-Neukonfigurationscontroller-IP in Quartus 13.0.
    2. Stellen Sie sicher, dass der SDC-Befehl "derive_pll_clocks" der obersten Ebene ausgeführt wird, bevor Sie die alt_xcvr_reconfig.sdc-Datei beziehen.
    3. Wenn der Transceiver TX PLL als externe Tx PLL instanziiert wird, ersetzen Sie die folgende Einschränkung in der alt_xcvr_reconfig.sdc-Datei.

    Ersetzen

    • set_clock_groups -get_clocks {*xcvr_native*avmm*pmatestbussel[0]}]

    Mit

    • set_clock_groups -get_clocks {*hssi_avmm_interface_inst|pmatestbussel[0]}]

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Arria® V GZ

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