Artikel-ID: 000082709 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.09.2012

Warum liegt die gemeldete PFD-Frequenz in der PLL-Nutzungsübersicht über der im Gerätedatenblatt angegebenen Spezifikation?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • Generische Komponente
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Die Eingangsfrequenz (Fref) zum PLL-Phasenfrequenzdetektor (PFD) beträgt FREF = SPS/ N.

    Je nach den ausgewählten PlL-Parametern (Phase-Locked Loop) werden die Einstellungen möglicherweise nicht optimiert, wodurch die gemeldete FREF zu PLL PFD über dem im Gerätedatenblatt gemeldeten maximalen Frequenzwert ist.

    Dies wirkt sich auf PLLs im Integer-Modus aus.

    Dies tritt in der Quartus® II Softwareversion 12.0 und früher auf.

    Lösung

    Wenn Ihre berechnete FREF über der im Gerätedatenblatt angegebenen maximalen Frequenz liegt, können Sie den Fractional-PLL-Modus verwenden, bis dies in einer zukünftigen Version der Quartus II Software behoben ist.

    Dieses Problem wird in der zukünftigen Version der Quartus II Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 4 Produkte

    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Stratix® V E

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.