Artikel-ID: 000082674 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 25.09.2018

Warum werden die o_clk_rec_div66- und o_clk_pll_div66 Taktfrequenzen bei der Verwendung der E-Kachel Hard IP for Ethernet-Intel® FPGA IP im 10G/25G-Modus fälschlicherweise während der Timing-Analyse gemeldet?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • 25G Ethernet Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems mit Intel® Quartus® Prime Software Pro Version 18.0.1 und früher wird die Ausgabe-Taktfrequenz der E-Kachel Hard IP für Ethernet Intel® FPGA IP im 10G/25G-Modus, Signale o_clk_rec_div66 und o_clk_pll_div66 in der Timing-Analyse fälschlicherweise gemeldet. Die korrekte Frequenz für o_clk_rec_div66 beträgt 156,25 MHz und o_clk_pll_div66 390,625 MHz.

    Lösung

    Für dieses Problem ist keine Problemumgehung verfügbar.

    Dieses Problem wurde ab Intel® Quartus® Prime Pro Software Version 18.1 behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    เอฟพีจีเอ Intel® Stratix® 10 TX

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