Artikel-ID: 000082673 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 14.08.2018

Warum wird das SYNC_N-Signal weiterhin geltend gemacht, wenn das JESD204B IP-Beispieldesign in Intel® Stratix® 10, Intel® Arria® 10 oder Intel® Cyclone® 10 GX-Geräten verwendet wird?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • JESD204B Intel® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in Intel® Quartus® Prime Standard/Prime Pro Software Version 18.0 und früher kann das SYNC_N Signal unerwartet auftreten, wenn das JESD204B IP-Beispieldesign in Intel Stratix® 10, Intel Arria® 10 oder Intel Cyclone® 10 GX-Geräten verwendet wird.

    Dies liegt daran, dass im JESD204B-Designbeispiel das sysref-Signal über eine Software (NIOS/Systemkonsole) in der mgmt_clk-Domain abgetastet wird, die zur IP-Core-Domain link_clk wird. Der IP-Kernbetrieb ist ansteigend und sysref-pulsempfindlich . Das Sysref-Signal kann dazu führen, dass der ansteigende Rand in der link_clk Domain unentschlossen wird.

    Lösung

    Um dies zu umgehen, synchronisieren Sie das sysref-Signal mit der link_clk Domain im Top-Wrapper des JESD204B IP-Beispieldesigns. (altera_jesd204_ed_RX/TX/RX_TX).

    Dieses Problem soll in einer zukünftigen Version der Intel Quartus Prime Standard/Pro Software behoben werden.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 3 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs
    Intel® Cyclone® 10 FPGAs
    Intel® Stratix® 10 FPGAs und SoC FPGAs

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