Artikel-ID: 000082664 Inhaltstyp: Installation und Setup Letzte Überprüfung: 16.10.2018

Warum erhalte ich bei der Kompilierung eines Designs mit mehreren Instanzen der Intel® Stratix® 10 E-Kachel Hard IP for Ethernet-Intel FPGA IP Fehler, bei denen PTP- und RSFEC-Optionen aktiviert wurden?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Möglicherweise sehen Sie Intel® Quartus® Prime Software-Fehler beim Kompilieren eines Designs mit mehreren Instanzen der Intel® Stratix® 10 E-Kachel Hard IP for Ethernet Intel FPGA IP, wenn die Optionen PTP und RSFEC aktiviert wurden.

    Dieses Problem ist auf falsche Intel Quartus Prime Software-Regeln für Channel-Platzierungsüberprüfungen zurückzuführen, wenn RSFEC und PTP verwendet werden. Die Überprüfungen beschränkten fälschlicherweise die ungeraden RSFEC-Positionen RSFEC_1 und RSFEC_4, die den PLL-Positionen (PTP Phase-Locked Loop) entsprechen.

    Weitere Informationen finden Sie im E-Tile Channel Placement Tool.

    Lösung

    Installieren Sie als Problemumgehung den folgenden Patch für Intel® Quartus® Prime Software v18.1:

    Dieses Problem wird voraussichtlich in einer zukünftigen Version der Intel Quartus Prime Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    เอฟพีจีเอ Intel® Stratix® 10 MX
    เอฟพีจีเอ Intel® Stratix® 10 TX

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