Artikel-ID: 000082655 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 01.04.2013

Wie kann ich die Bitslip-Funktion in der ALTLVDS_RX Mega-Funktion in Arria® V- und Cyclone® V-Geräten zurücksetzen?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • Avalon ALTPLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Der rx_cda_reset Eingabeport des ALTLVDS_RX wird von Arria® V GX-, GT-, SX- und ST-Geräten und Cyclone® V-Geräten, die mit der Quartus® II Softwareversion 12.1 beginnen, nicht unterstützt.  Der Bitslip, auch als Datenausrichtung bezeichnet, wird auf die Latenzposition Null (Reset) gesetzt, indem pll_areset geltend wird.

    Beachten Sie, dass das RTL-Simulationsmodell den Bitslip nicht zurücksetzt, wenn pll_areset bestätigt wird.  Dies ist nur beim RTL-Simulationsmodell ein Problem.  Das RTL-Simulationsmodell soll in einer zukünftigen Version der Quartus II Software behoben werden.

     

     

    Auflösung

    Die Bitslip-Latenz wird auf die Nullposition gesetzt, wenn pll_areset in der Gate-Level-Simulation und in der Hardware bestätigt wird.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 10 Produkte

    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Arria® V GX
    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    Arria® V SX SoC-FPGA
    เอฟพีจีเอ Arria® V GT
    Cyclone® V ST SoC-FPGA
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Cyclone® V E
    Cyclone® V SE SoC-FPGA

    Disclaimer/Rechtliche Hinweise

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