Dieser Fehler kann bei Stratix® V-, Arria® V- und Cyclone® V-Geräten auftreten, wenn der PLL-Intel® FPGA IP von einem globalen oder regionalen Netzwerk stammt, in dem dieses Netzwerk von einem dedizierten Takteingangsstift angetrieben wird. Die Verbindung eines dedizierten Taktstifts mit einer Phasenregelschleife (PLL) über ein globales/regionales Netzwerk ist rechtlich zulässig. Die Quartus® II Software erlaubt diese Verbindung jedoch nicht ohne eine explizite Förderung der Taktfrequenz zur globalen oder regionalen Ressource durch einen Taktsteuerungsblock.
Stecken Sie einen AltCLKCTRL-Intel® FPGA IP im Taktweg zwischen dem dedizierten Takteingangsstift und dem PLL-Intel FPGA IP ein. Beachten Sie, dass die Verwendung einer globalen primitiven oder globalen Signalzuweisung für das Taktsignal nicht ausreichend ist, muss die ALTCLKCTRL Intel® FPGA IP in Ihrem Design instanziiert werden.
Dies ist nicht erforderlich, wenn der Takteingangsstift einen dedizierten Zugriff auf die PLL-Intel FPGA IP hat.