Warum sehe ich Fehler von meinem Simulationstool beim Kompilieren von VHDL-Ausgabe-Netlisten, die mit aktivierter Option "Hierarchie beibehalten" generiert wurden?

Aufgrund eines Problems in den Quartus® II Softwareversionen 10.1 und neuer können VHDL-Ausgabe-Netlisten Fehler enthalten, wenn die Netliste mit der Option Hierarchie beibehalten in den More EDA Netlist Writer Settings generiert wird.

Aufgrund fehlender Signale in der Netzliste können typische Fehler Folgendes enthalten:

• Unbekannte Identifikatoren
• Illegales Ziel für die Signalzuweisung

Um dieses Problem zu umgehen, deaktivieren Sie die Option Hierarchie beibehalten , indem Sie die folgenden Schritte ausführen:

1. Klicken Sie im Menü Quartus II Assignments auf Einstellungen
2. Erweitern Sie in der Kategorieliste die EDA-Tooleinstellungen und klicken Sie auf Simulation
3. Klicken Sie auf Mehr EDA-Netlist Writer Settings
4. Wählen Sie den Wert Aus für die Option Hierarchie beibehalten

Dieses Problem wurde ab der Quartus II Softwareversion 12.0 behoben.