Artikel-ID: 000082526 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 20.08.2018

Warum aktualisiert der Arria® 10 PCIe* Hard IP Root Port die AER-Register nicht, wenn ein fehlerhaftes Abschlusspaket empfangen wird?

Umgebung

    Intel® Quartus® Prime Pro Edition
    Intel® Arria® 10 Cyclone® 10 Hard IP für PCI Express*
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Wenn der Arria® 10 PCIe* Hard IP als Root-Port konfiguriert ist, wenn er eine Speicherleseanforderung an den Endpunkt sendet und der Endpunkt ein fehlerhaftes Abschlusspaket zurückgibt, aktualisiert der Root-Port das AER-Register möglicherweise nicht und löscht es möglicherweise stillschweigend.

Dieses Problem wurde als Siliziumfehler bestätigt.

Lösung

Um dieses Problem zu umgehen, muss die Benutzeranwendung diese Einschränkung kennen und einen Timer für nicht gepostete TLPs implementieren, die gesendet werden, während auf Fertigstellungspakete gewartet wird. Die Benutzerlogik muss dann überprüfen, ob der Wert des Längenfelds mit der tatsächlichen Paketlänge für Fertigstellungspakete übereinstimmt, die von Endpunkten gesendet werden.

Dieses Problem soll nicht in einer zukünftigen Version der Intel® Quartus® Prime-Software behoben werden.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Intel® Arria® 10 FPGAs und SoC FPGAs

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