Stratix® II Scandone-Signal kann bei der PLL-Neukonfiguration hoch stecken.
Drei Fälle gibt es, in denen die PLL-Neukonfiguration dazu führen kann, dass das Scandone-Signal hoch stecken bleibt, wie im Stratix II FPGA Errata Sheet (PDF) beschrieben.
Unter Umständen können Sie die anfängliche Kalibrierungssequenz nicht abschließen, wenn Sie Altmemphy oder DDR/DDR2 High Performance Controller verwenden.
Altmemphy verwendet PLL-Phasen-Shift-Stepping und kann mit hohem Problem gescannt werden. Die PHY konfiguriert die Phasenverlagerung des M- oder C[5..0] Zählers unter Verwendung der Phase-Shift-Stepping-Funktion, wie in Fall 3 im Stratix II Errata definiert. Das Phasen-Stepping in der Altmemphy und dem DDR/DDR2 High Performance Controller beruhte auf Scandone in der Quartus® II Software und IP Version 7.2 und früher. Wenn scandone hoch stecken bleibt, hängt die PHY während der ersten Kalibrierungssequenz.
Dies wirkt sich auf die Geräte Stratix II, Stratix II GX, HardCopy® II und Arria™ GX aus.
Dies wirkt sich nicht auf die Geräte Cyclone® II, Cyclone III, Stratix III oder Stratix IV aus.
Die Problemumgehung für dieses Problem wurde in der IP in Quartus II Softwareversion 7.2SP1 implementiert. Es wird empfohlen, die IP mit 7.2SP1 oder der neuesten Version der Quartus II Software erneut zu erstellen.