Kritisches Problem
Dieses Problem betrifft DDR2- und DDR3-Schnittstellen mit der harten Speichercontroller in Arria V- oder Cyclone V-Geräten.
Wenn Sie Qsys verwenden, um einen Arria V oder Cyclone V extern zu generieren Memory Controller, wird möglicherweise die folgende Fehlermeldung angezeigt während der Quartus II Phase:
Error (15332): Port SHIFTEN of cyclonev_pll_reconfig ":|_pll0:pll0|pll1~PLL_RECONFIG"
has 10 connections, but the maximum bus width of port SHIFTEN is
9..
Die Fehlermeldung tritt auf, wenn das pll_sharing Cond gleichzeitig ausgeführt wird.
einer externen Speicherschnittstelle einer Top-Level-Schnittstelle ausgesetzt ist
in Qsys.
Qsys gibt derzeit eine falsche Warnung aus, zu der Sie aufgefordert werden
Exportieren Sie die pll_sharing Cond gleichzeitig an einen Erstklassigen Port.
Wenn Sie cond gleichzeitig exportieren, wird verhindert, dass diese Signale
vom Verkleinerer korrekt geordnet, da sie der obersten Stufe zugewiesen sind
Pins. Dann tritt der Fehler auf.
Die Problemumgehung für dieses Problem besteht darin, die Qsys-Warnung zu ignorieren und um die Cond gleichzeitig nicht an einen Top-Level-Port zu exportieren. Der Fehler sollte dann nicht auftreten.
Weitere Informationen finden Sie in den folgenden Kenntnissen Basislösung:
Warum sehe ich eine Qsys-Warnung für den pll_sharing cond gleichzeitig? wenn die Option für den PLL-Freigabemodus auf \'No Sharing\' in der UniPHY eingestellt ist Megacore-Einstellungen?
Dieses Problem wird in einer zukünftigen Version behoben.