Artikel-ID: 000082380 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 29.06.2018

Wenn Sie die Intel® Arria® 10 PCI* Express Hard IP verwenden, warum sind Nachrichtendaten zugewiesene Vektoren (0x05c) in der MSI-Fähigkeitsstruktur nicht schreibbar, wenn "Multiple Message Enable" festgelegt ist?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Intel® Arria® 10 Cyclone® 10 Hard IP für PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    In Intel® Arria® 10 FPGAs sind die zugewiesenen Vektor-Bits der PCIe*-Nachricht nicht schreibbar, wenn "Multiple Message Enable" gesetzt ist.

    Wenn beispielsweise "Multiple Message Enable" auf 3'b010 eingestellt ist und 32'hFFFFFF in den Konfigurationsraum Message Data Field geschrieben wird und die Benutzer-Interrupt-Eingaben alle 0 sind, kann die Software nur 32'hFFFFFFFC lesen.

    Dies ist ein kleiner Fehler, da das MSI-Paket, das von Intel® Arria® 10 Hard IP generiert wird, immer noch korrekt ist.

     

    Lösung

    Es ist nicht geplant, dieses Problem zu beheben. Ihr Design muss sich bewusst sein, dass Nachrichtendaten zugewiesene Vektorbits nicht immer von SW lesbar sind, wenn Multiple Message Enable festgelegt sind.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs

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