Artikel-ID: 000082376 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 03.01.2018

Warum sehe ich bei der Kompilierung der JESD204B IP, die auf Intel® Stratix® 10 L-Kachelproduktionsgeräte abzielen, zeitversagende Haltezeiten?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • JESD204B Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund verschiedener Platzierungen und unterschiedlicher Platzierungen der JESD204B IP, die über verschiedene Seeds in der Intel® Quartus® Prime Pro Edition Software kompiliert wurden, können Sie bei Schnittstellen mit Datenraten von 13,5 Gbit/s und 15 Gbit/s oder höher geringfügige Haltezeitausfälle sehen. Dieses Problem können Sie sehen, wenn Sie Intel® Stratix® 10 L-Kachel-Produktionsgeräte mit einer Kerngeschwindigkeit von -2 oder -1 anvieren.

     

    Lösung

    Verwenden Sie Design Space Explorer, um Kompilierungsergebnisse mit verschiedenen Seeds zu vergleichen und den Seed auszuwählen, der den Zeitlichen vergeht.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

    Benötigen Sie weitere Hilfe?

    Support kontaktieren

    Disclaimer/Rechtliche Hinweise

    1

    Alle Posts und die Nutzung der Inhalte auf dieser Website unterliegen den Intel.com Nutzungsbedingungen.

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.