Artikel-ID: 000082369 Inhaltstyp: Produktinformationen und Dokumente Letzte Überprüfung: 04.03.2019

Wie können die Registerwerte für die Intel® Arria® 10 PCI Express* IP gelesen oder geschrieben werden?

Umgebung

  • Intel® Arria® 10 Cyclone® 10 Hard IP für PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Das Lesen oder Schreiben Intel® Arria® 10 PCI Express* IP-Registerwerte ist eine effektive Debugging-Methode. Folgen Sie den Schritten unten, um Registerwerte in den Intel® Arria® 10 PCI Express IP-Komponenten zu lesen oder zu schreiben.  Der erste Teil zeigt, wie Sie den Altera Debug Master Endpoint (ADME) in den Arria 10 Transceiver nativen PHY IP-Kanälen, Intel Arria 10 Transceiver ATX PLL IP-Core und Intel Arria 10 Transceiver fPLL IP-Core aktivieren. Der zweite Teil zeigt Vorgänge zum Lesen und Schreiben von Registerwerten mit Intel® Quartus® Prime Pro Edition Systemkonsole.

     

    Aktivieren der ADME-Funktion.

    10-Transceiver-native PHY-IP Arria

    1. Aktivieren Sie ADME im PCI Express IP Parameter Editor (Registerkarte Configuration, Debug and Extension Options)

    2. HDL generieren (Klicken Sie in Intel Quartus Prime Pro Edition Platform Designer auf "Generate --> Generate HDL ...")

     

    Arria 10 ATX PLL IP-Core (nur für Arria 10 PCI Express IP Gen3-Modus)

    3. Navigieren Sie zum Verzeichnis, das vom Platform Designer generierte PCI Express-Designdateien enthält (z. B. \altera_pcie_a10_hip_171\synthese)

    4. Öffnen Sie die Datei "lcpll_g3xn.v" in einem Texteditor.

    5. Setzen Sie die folgenden Parameter unten in der ATX/LC PLL-Instanziierung (altera_xcvr_atx_pll_a10)

    .rcfg_jtag_enable (1),

    .dbg_embedded_debug_enable (1),

    .dbg_capability_reg_enable (1),

    .dbg_stat_soft_logic_enable (1),

    .dbg_ctrl_soft_logic_enable (1),

    6. Verdrahten Sie die Reconfig-Taktfrequenz und setzen Sie sie für die gleiche Instanziierung zurück.

    .reconfig_clk1 (reconfig_clk0),

    .reconfig_reset1 (reconfig_reset0),

    7. Speichern und schließen Sie die Datei "lcpll_g3xn.v".

     

    Arria 10 fPLL IP-Kern

    8. Öffnen Sie die Datei "fpll_g3.v" in einem Texteditor.

    9. Setzen Sie die folgenden Parameter in der fPLL-Instatiation (altera_xcvr_fpll_a10)

    .rcfg_jtag_enable (1),

    .dbg_embedded_debug_enable (1),

    .dbg_capability_reg_enable (1),

    .dbg_stat_soft_logic_enable (1),

    .dbg_ctrl_soft_logic_enable (1),

    10. Verdrahten Sie die Taktfrequenz neu und setzen Sie sie für die gleiche Instanziierung zurück.

    .reconfig_clk1 (reconfig_clk0),

    .reconfig_reset1 (reconfig_reset0),

    11. Speichern und schließen Sie die Datei "fpll_g3.v".

    12. Quartus-Kompilierung starten

    13. SoF herunterladen

     

    Registrieren Sie den Lese- und Schreibvorgang mit der Systemkonsole.

    1. Starten Sie das Quartus Transceiver Toolkit und das Load-Design

    2. Überprüfen Sie die angeschlossenen Slaves

    % get_service_paths Slave (diese Liste listet alle Slaves auf, einschließlich XCVR, ATX PLL und fPLL)

    3. Überprüfen Sie die IP-Informationen für jeden Slave-Index und notieren Sie sich die mit dem Index verbundene IP

    % marker_get_info [get_service_paths Slave] 0]

    % marker_get_info [get_service_paths Slave] 1]

    % marker_get_info [get_service_paths Slave] 2]

    % marker_get_info [get_service_paths Slave] 3]

    4. Lesen aus/Schreiben in die XCVR- oder PLL-Register. Beim Schreiben lesen-modifizieren-schreiben.  (z. B. ATX PLL-m_counter)

    % set s [get_service_paths Slave] 3] # Index 3 ist ATX PLL

    % open_service Slave-$s

    festgelegte base_addr 0x0000#, die für den Zugriff auf Transceiver-Kanäle verwendet wird

    % set ret [master_read_8 $s [expr $base_addr 0x109*4] 1] Anzahl lesen ATX PLL-Adresse 0x109 (m_counter)

    % set ret [expr $ret & ~0xf0 | (0x1 <<7)]                                         Anzahl clear bit[7:4] und setzen Sie Bit[7] auf 1

    % master_write_8 $s [expr $base_addr 0x109*4] $ret Anzahl geänderter Werte schreiben

    % set ret [master_read_8 $s [expr $base_addr 0x109*4] 1] # überprüfen, indem Sie zurück lesen

     

    Die vollständigen Registeradressen und Werte finden Sie in Intel Arria 10 Transceiver Register Map.

     

     

     

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs

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