Altera hat das folgende Problem in Quartus® II 9.0SP2 für konfigurationen mit Stratix® IV Transceivers Basic (PMA Direct) identifiziert.
Software-Timing-Modelle sind vorläufige Modelle, die unter Verwendung von Basis-Moduskonfigurationen (PMA Direct) zu Verletzungen der Zeitablauf bei Designs führen können. Um das Problem zu beheben, folgen Sie den Designrichtlinien unten.
a) Um die Setup- und Zeitanforderungen an der Empfänger-FPGA Fabric-Schnittstelle zu erfüllen,
Erfassen Sie parallele Empfangsdaten (rx_dataout) mithilfe des positiven Rands des wiederhergestellten Takts (rx_clkout) und fügen Sie die folgende Multi-Zyklus-Einschränkung in der SDC-Datei hinzu.
set_multicycle_path -setup von [get_registers rx_data_reg*] 0
set_multicycle_path -hold -from [get_registers rx_data_reg*] 0
rx_data_reg sind die Register, die verwendet werden, um die RX-Daten vom rx_dataout Port der RX PMA im FPGA Kern zu erfassen.
b) Wenn Ihr kompiliertes Design mit diesem Verfahren Verletzungen des Timings anzeigt (hängt von der Datenrate des Transceivers und der Logiknutzung ab), verwenden Sie den negativen Rand der rx_clkout, um die empfangenen parallelen Daten zu takten und die oben genannten Multi-Zyklus-Beschränkungen aus der SDC-Datei zu entfernen. Weitere Informationen finden Sie in der Anwendungsbeschreibung AN580 –Achieving Timing Closure in Basic (PMA Direct)-Modi. (PDF).