Artikel-ID: 000082227 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 27.09.2018

Warum funktioniert der Reset-Controller nicht korrekt, wenn ein Reset über die Avalon®-MM-Schnittstelle in der E-Tile Hard IP for Ethernet Intel® Stratix® 10 FPGA IP durchgeführt wird?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Ethernet
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Aufgrund eines Problems bei der Codegenerierung für die E-Tile Hard IP für Ethernet Intel® Stratix® 10 FPGA IP Version 18.0 wird in der Datei alt_ehipc3_sl_soft.sv für den Reset-Controller eine falsche Verbindung hergestellt.

    Lösung

    Um dieses Problem zu beheben, führen Sie die folgenden Änderungen in der Datei /alt_ehipc3_180/synthese/alt_ehipc3_sl_soft.sv durch:

    Von:

                .soft_tx_rst_in (i_sl_soft_csr_rst),

    .soft_rx_rst_in (i_sl_soft_tx_rst),

    .soft_csr_rst_in (i_sl_soft_rx_rst),

    An:

                .soft_tx_rst_in (i_sl_soft_tx_rst),

    .soft_rx_rst_in (i_sl_soft_rx_rst),

    .soft_csr_rst_in (i_sl_soft_csr_rst),

     

    Dieses Problem wurde ab v18.0.1 der E-Tile Hard IP for Ethernet Intel® Stratix® 10 FPGA IP behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    เอฟพีจีเอ Intel® Stratix® 10 TX

    Der Inhalt dieser Seite ist eine Kombination aus menschlicher und computerbasierter Übersetzung des originalen, englischsprachigen Inhalts. Dieser Inhalt wird zum besseren Verständnis und nur zur allgemeinen Information bereitgestellt und sollte nicht als vollständig oder fehlerfrei betrachtet werden. Sollte eine Diskrepanz zwischen der englischsprachigen Version dieser Seite und der Übersetzung auftreten, gilt die englische Version. Englische Version dieser Seite anzeigen.