Warnung (16817): Verilog HDL-Warnung bei altera_xcvr_*_reconfig_parameters.sv: vorherige Definition von altera_xcvr_*_reconfig_parameters paket überschrieben

Wenn Ihr Design mehrere JESD204B IPs mit verschiedenen Konfigurationen enthält, sehen Sie möglicherweise die folgende Warnung in Intel® Quartus® Prime Pro Software Version 15.1 oder neuer während der Analyse- und Synthesestufe.

Bei der Zielgröße Intel Stratix® 10 Geräte:

Warnung (16817): Verilog HDL-Warnung bei altera_xcvr_rcfg_10_reconfig_parameters.sv: vorherige Definition des Moduls überschrieben altera_xcvr_rcfg_10_reconfig_parameters

Für die vorgesehene Intel Arria® 10 oder Intel Cyclone® 10 GX-Geräte:

Warnung (16817): Verilog HDL-Warnung bei altera_xcvr_native_a10_reconfig_parameters.sv: vorherige Definition des altera_xcvr_native_a10_reconfig_parameters pakets überschrieben

Wenn Ihr Design nicht auf den *_reconfig_parameters.sv Paketdateien zur Durchführung der Transceiver-Neukonfiguration basiert, ist es sicher, die Warnung zu ignorieren.

Wenn Ihr Design die Neukonfigurationspakete umfassen muss, stellen Sie die Eindeutigkeit jedes der Pakete sicher, indem Sie die Pakete neu umbenennen.

Ein Design, das beispielsweise zwei simplex RX-Schnittstellen mit verschiedenen Datenraten enthält, weist einen eindeutigen Namen zu, indem Sie das Paketmodul ändern aus:

paket-altera_xcvr_native_a10_reconfig_parameters;

An:

Paket-altera_xcvr_native_a10_reconfig_parameters_inst1;

In der ersten Instanz von RX, und ändern Sie sich in einen anderen einzigartigen Namen:

paket-altera_xcvr_native_a10_reconfig_parameters_inst2;

In der zweiten Instanz von RX.

Importieren Sie diese Pakete dann gemäß Ihren Designanforderungen in Ihr Design.