Artikel-ID: 000082194 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 08.02.2012

rx_oc_busy Port ist kein Top-Level-Signal

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    Das 10GBase-R PHY IP Core Kapitel das Altera Transceiver PHY IP Core Benutzerhandbuch beschreibt das rx_oc_busy Signal als oberstes Signal des IP-Kerns; Dieses Signal ist jetzt jedoch im Neukonfigurationsbus enthalten.

    Lösung

    Dieses Problem wurde in Version 11.1 SP2 der Benutzerhandbuch für Altera Transceiver PHY IP Core.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® programmierbare Geräte

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