Artikel-ID: 000082189 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 16.04.2015

Warum erhalte ich Timing-Ausfälle auf der Arria 10 Hard IP für PCI Express pld_clk_inuse_hip_sync signal?

Umgebung

Quartus Edition

Intel® Quartus® II Anmeldungs-Edition

Version gefunden: 14.1

BUILT IN - ARTICLE INTRO SECOND COMPONENT

Beschreibung

Aufgrund eines Problems in der Quartus® II Softwareversion 14.1 fehlen einige Einschränkungen für die Arria® 10 Hard IP für PCI Express®.

Pfade zum Signal pld_clk_inuse_hip_sync kann als falsche Pfade festgelegt werden.

Auflösung

Um dieses Problem zu beheben, fügen Sie der Beschränkung auf oberster Ebene die folgenden Einschränkungen hinzu (.sdc) Datei nach einem beliebigen derive_pll_clocks Richtlinien:

Anzahl HIP Testin-Pins SDC-Beschränkungen
set_false_path von [get_pins -compatibility_mode *hip_ctrl*]
set_false_path -from [get_pins -compatibility_mode *altpcie_a10_hip_pipen1b:altpcie_a10_hip_pipen1b|altpcie_rs_a10_hip:g_soft_reset.altpcie_rs_a10_hip|Hiprst*]
set_false_path –zu [get_registers *altpcie_a10_hip_pipen1b|pld_clk_inuse_hip_sync]
set_false_path von [get_pins -compatibility_mode *|*reset_status_sync_pldclk_r*]
set_false_path von [get_registers *altpcie_256_sriov_dma_avmm_hwtcl:apps|altpcierd_hip_rs:rs_hip|app_rstn]

Dieses Problem wird voraussichtlich in einer zukünftigen Version der Quartus II Software behoben werden.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 3 Produkte

เอฟพีจีเอ Intel® Arria® 10 GT

เอฟพีจีเอ Intel® Arria® 10 GX

Intel® Arria® 10 GT SoC-FPGA

Beschreibung
Auflösung

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