Artikel-ID: 000082135 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.11.2011

CPRI MegaCore Funktionsvarianten, die auf ein Arria V oder ein Stratix V-Gerät abzielen, erfordern zusätzliche Einschränkungen

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Kritisches Problem

    Beschreibung

    CPRI MegaCore Funktionsvarianten, die auf eine Arria V abzielen oder ein Stratix-V-Gerät zusätzliche Projekteinstellungen erfordert, um zeitlicher Abschluss.

    Die erforderlichen Einschränkungen verhindern timing-Verletzungen im Zusammenhang mit mit globalen Reset-Signalen in den betroffenen Varianten. Beachten Sie, dass Arria V-Varianten, die für die Ausführung mit CPRI-Leitungsraten konfiguriert sind, die höher als 3072 Mbit/s sind vom Erratum betroffen CPRI MegaCore-Funktion schlägt timing in Arria V GX Geräten an der Zeile fehl Preise über 3072 Mbit/s.

    Lösung

    Fügen Sie zur Vermeidung dieses Problems die folgenden Einschränkungen hinzu Quartus Settings File (.qsf) für Ihr Quartus II Projekt:

    set_instance_assignment -name GLOBAL_SIGNAL OFF -to *local_reset

    set_instance_assignment -name GLOBAL_SIGNAL OFF -to *rx_digitalreset_serdes_txclk_sync2

    set_instance_assignment -name GLOBAL_SIGNAL OFF -to *rx_digitalreset_serdes_rxclk_sync2

    set_instance_assignment -name GLOBAL_SIGNAL OFF -to "*cpri_sink:ilane_inst[*].cpri_sink_inst|comb~0"

    set_instance_assignment -name GLOBAL_SIGNAL OFF -to "*cpri_src:ilane_inst[*].cpri_src_inst|comb~0"

    Dieses Problem wird in einer zukünftigen Version des CPRI MegaCore behoben Funktion.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 2 Produkte

    Arria® V FPGAs und SoC FPGAs
    Stratix® V FPGAs

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