Artikel-ID: 000082097 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.06.2018

Warum zeigen die Intel® Arria® 10 10GBASE-R Design-Beispiel-Benutzerhandbuch und die Simulations-Testbankdatei eine falsche Tx/Rx SC FIFO Offset-Adresse?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Niedrige Latenz Ethernet 10G MAC Intel® FPGA IP
  • 1G 2,5G 5G 10G Multi-Rate Ethernet PHY Intel® FPGA IP
  • 10GBASE-R PHY Intel® FPGA IP
  • 1G 10GbE und 10GBASE-KR PHY Intel® Arria® 10 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems mit dem Intel® Arria® 10 10GBASE-R-Designbeispiel ist die Register-Map-Offset-Adresse für RX SC FIFO 9400h und TX SC FIFO 9600h.

    Im "Low Latency Ethernet 10G MAC Intel Arria 10 FPGA IP Design Example User Guide" (ug-20016) ist die Offset-Adresse für RX SC FIFO jedoch D400h und TX SC FIFO D600h.

     

     

    Lösung

    Die Register-Map-Offset-Adresse des 10GBASE-R-Designbeispiels für TX SC FIFO und RX SC FIFO wird geändert, um im ug-20016 Designbeispiel-Benutzerhandbuch an die Register-Map-Offset-Adresse anzupassen.

    Dieses Problem wird in einer zukünftigen Version der Intel® Quartus® Prime Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Arria® 10 FPGAs und SoC FPGAs

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