Kritisches Problem
Bei der Verwendung der Intel® Stratix® 10 FPGA E-Tile Hard IP for Ethernet Intel® FPGA IP Core funktionieren die TX-, RX- und CSR-Resets aufgrund eines Fehlers in der Datei alt_ehipc3_sl_soft.sv nicht korrekt, die folgenden Signale werden wie unten verbunden:
.soft_tx_rst_in (i_sl_soft_csr_rst),
.soft_rx_rst_in (i_sl_soft_tx_rst),
.soft_csr_rst_in (i_sl_soft_rx_rst),
Dies wurde als Bug bestätigt.
Um dieses Problem zu umgehen, verwenden Sie die Signale auf folgende Weise:
1. Um die soft_tx-rst_in zurücksetzen, verwenden Sie i_sl_soft_csr_rst
2. Um die soft_rx_rst_in zurückzusetzen, verwenden Sie i_sl_soft_tx_rst
3. Um die soft_csr_rst_in zurücksetzen, verwenden Sie i_sl_soft_rx_rst
Dieses Problem wurde ab Intel® Quartus® Prime Software Version 18.0 Update 1 behoben.