Artikel-ID: 000082090 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 11.10.2018

Warum benötigen CSR-Lese-/Schreibzugriffe auf den H-Tile Hard IP for Ethernet Stratix® 10 FPGA IP Core mehr als 100 Avalon®-MM Taktzyklen (reconfig_clk)?

Umgebung

  • Intel® Quartus® Prime Pro Edition
  • Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    CSR-Lese-/Schreibzugriffe auf den H-Tile Hard IP for Ethernet Stratix® 10 FPGA IP Core benötigen mehr als 100 Avalon®-MM Taktzyklen (reconfig_clk), wie in der Simulation gezeigt.

    Dies ist das erwartete Verhalten aufgrund der 8-Bit-CSR-Schnittstelle auf dem H-Tile Hard IP Ethernet Stratix 10 FPGA Core. Jedes Lese-/Schreibzugriff der Benutzerschnittstelle Avalon®-MM 32-Bit-Schnittstelle führt zu einer Logik für die Konvertierung der Busbreite von 32 Bit in 8 Bit, was zu einer zusätzlichen Zugriffslatenz führt.


    Hinweis: Die 100G Ethernet Stratix® 10 FPGA IP Core (Soft IP) CSR-Schnittstelle mit niedriger Latenz verfügt nicht über diese zusätzliche Latenz.

    Lösung

    Nicht zutreffend

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 1 Produkte

    Intel® Stratix® 10 FPGAs und SoC FPGAs

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