Was ist die maximale externe Taktausgangsfrequenz für einen Stratix verbesserten PLL (-5-Geschwindigkeitsklasse), der einen dedizierten Ausgabe-Taktstift mit dem LVDS-I/O-Standard antreibt?

Beschreibung In der Stratix-Handbuchversion 3.1, September 2004, listet die Tabelle Stratix Maximale Ausgabetaktrate für PLL[5, 6, 11, 12] Pins in Flip-Chip-Paketen die maximale Ausgabe-Taktrate mit 500 MHz für alle Stratix-Geschwindigkeitsstufen auf. Die Tabelle Enhanced PLL Specifications for -5 Speed Grades zeigt den Parameter fout_ext (maximale Ausgabefrequenz für externe Takte) auf 526 MHz.

Der Grund für den Unterschied besteht darin, dass die verbesserten PLLs eine maximale Ausgabe-Taktrate von 526 MHz haben, wenn sie ihre dedizierten Clock-Ausgangsstifte fahren. Diese maximale Ausgabe-Taktrate ist abhängig vom I/O-Standard, der auf der PLL_OUT-Pin und auch im Gerätepaket verwendet wird, weitere Einschränkungen. Beispielsweise beträgt die maximale LVDS-Ausgangstaktrate in Flip-Chip-Paketen 500 MHz für ein Gerät mit einer Geschwindigkeit von -5. In Kabelbündelungen beträgt die maximale LVDS-Ausgangs-Taktrate 311 MHz für ein Gerät mit einer Geschwindigkeit von -5.