Verwenden Sie das Attribut "keep", um das konstante Kabel wie im folgenden Code dargestellt beizubehalten:
Für VHDL:
Signal const_zero_sig: std_logic;
Attribute Keep: (nicht mehr aktuell);
Attribut-Keep of const_zero_sig: Signal is true;
Beginnen
const_zero_sig <= \'0\';
TRI_PIN <= const_zero_sig, wenn ENABLE=\'1\' else \'Z\';
Für Verilog:
Wire-const_zero_sig/* Synthese behalten */;
zuweisen const_zero_sig = 1\'b0;
zuweisen TRI_PIN = aktivieren? const_zero_sig: 1\'bz;
Dieses Problem soll in einer zukünftigen Version der Quartus II Software behoben werden.