Artikel-ID: 000081962 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 15.07.2014

Warum wird bei der Verwendung von derive_pll_clocks mit UniPHY-basierten Speichercontrollern Zeitprobleme gemeldet?

Umwelt

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Aufgrund eines Problems in der Quartus® II Softwareversion 13.0 SP1 mit Patch 1.dp5 werden Sie während der Kompilierung bestimmte Warnmeldungen beobachten und DDR-Probleme innerhalb des TimeQuest Timing Analyzer melden, wenn die folgenden Kriterien erfüllt sind: 

    • derive_pll_clocks wird in einer.sdc-Datei (Synopsys Design Constraint) nach den .sDC-Dateien aufgerufen, die mit der UniPHY-basierten Megafunktion generiert wurden
    • UniPHY-basierter DDR2- oder DDR3-Speicher-Contoller mit den folgenden Frequenzbereichen:

    Gerät

    Speicherfrequenz (MHz)

    ® Cyclone V E/GX/GT

    250 < = f < = 400

    ® Arria V GX/GT

    250 < = f < 450

    Die folgende Warnung kann während der statischen Timing-Analyse mit TimeQuest Timing Analyzer angezeigt werden:

    Warning (332088): No paths exist between clock target "<variation name>|altera_pll_i|general[0].gpll~PLL_OUTPUT_COUNTER|divclk" of clock "<variation name>|altera_pll_i|general[0].gpll_afi_clk" and its clock source. Assuming zero source clock latency.
    Lösung

    Um dieses Problem zu beheben, laden Sie den Patch unten herunter und installieren Sie diesen. Der Quartus II Softwareversion 13.0 SP1 Patch 1.dp5 muss installiert werden, damit der Patch unten korrekt funktioniert.

    Die EMIF-IP muss neu generiert und das Design neu kompiliert werden, nachdem der Patch oben erfolgreich installiert wurde.

    Dieses Problem wird in einer zukünftigen Version der Quartus II Software behoben.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 5 Produkte

    Cyclone® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA

    Disclaimer/Rechtliche Hinweise

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