Artikel-ID: 000081942 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 19.12.2013

Warum ist afi_rlat in meiner UniPHY-basierten PHY-only-Instanz der externen Speicherschnittstelle mit der Erdung verbunden?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • DDR3 SDRAM Controller mit UniPHY Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Die Verwendung des afi_rlat signals wird nicht nur für PHY-Designs unterstützt.

    Lösung

    Die Problemumgehung besteht darin, das afi_rdata_valid Signal zu verwenden, um festzustellen, wann gültige Lesedaten verfügbar sind.

    Weitere Informationen finden Sie im Handbuch für die Externe Speicherschnittstelle.

    Zugehörige Produkte

    Dieser Artikel bezieht sich auf 17 Produkte

    Cyclone® V SX SoC-FPGA
    เอฟพีจีเอ Cyclone® V GT
    เอฟพีจีเอ Stratix® V GX
    เอฟพีจีเอ Stratix® V GT
    เอฟพีจีเอ Cyclone® V GX
    เอฟพีจีเอ Stratix® V GS
    เอฟพีจีเอ Arria® V GZ
    Arria® V SX SoC-FPGA
    Cyclone® V ST SoC-FPGA
    Arria® V ST SoC-FPGA
    เอฟพีจีเอ Arria® V GX
    เอฟพีจีเอ Arria® V GT
    เอฟพีจีเอ Stratix® IV GX
    Stratix® III FPGAs
    เอฟพีจีเอ Stratix® IV GT
    เอฟพีจีเอ Stratix® V E
    เอฟพีจีเอ Stratix® IV E

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