Artikel-ID: 000081916 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 30.06.2014

Fehler der "PLL-Basisdatenrate" in Arria V Transceiver native PHY IP Core PLL Megafunktionen

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

In der 12.1 Quartus® II Softwareversion des Arria® V Transceivers Nativer PHY IP-Core, die megafunktionsgenerierte Designdatei-Displays eine Standard-PlL-Basisdatenrate (Phase-Locked Loop) von 1250 Mbit/s, unabhängig davon, der Benutzerkonfiguration der "PLL-Basisdatenrate" in der GUI.

Lösung

Dieses Problem wurde in der 13.0 Quartus II Softwareversion behoben.

Um dieses Problem in der 12.1 Quartus II Softwareversion zu beheben, Ändern Sie den Wert "Referenztaktfrequenz" in der GUI aus dem Standard "125,0 MHz" auf einen anderen Wert mindestens einmal vor der Generierung die Megafunktion des IP-Kerns.

Zugehörige Produkte

Dieser Artikel bezieht sich auf 1 Produkte

Arria® V FPGAs und SoC FPGAs

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