Artikel-ID: 000081810 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 01.01.2015

Warum erhalte ich Fehlermeldungen beim Kompilieren Altera Bibliotheken mit der ModelSim SE Software?

Umgebung

  • Intel® Quartus® II Anmeldungs-Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Beschreibung

    Einige Altera® geistiges Eigentum (IP), wie der Nios® II Embedded-Prozessor, verwendet Syntheserichtlinien read_comments_as_HDL on und off um die integrierte Quartus® II Synthese anzuweisen, um kommentierten HDL-Code für die Synthese zu verwenden. Die IP verwendet diese Richtlinien zusammen mit den Syntheserichtlinien translate_on und translate_off weist auf Teile des HDL-Codes hin, die nicht für die Synthese vorgesehen sind.

    Die translate_on Richtlinien und translate_off Richtlinien werden häufig in Tools von Drittanbietern unterstützt, aber die Richtlinien off werden nur in der read_comments_as_HDL on integrierten Synthese von Quartus II unterstützt. Wenn Sie die Cadence Conformal LEC-Software in Ihrem Design-Flow verwenden, generiert die Quartus II Software diesen Fehler während der Kompilierung, da die Direktiven nicht vom Conformal LEC-Tool honoriert werden.

    Dieses Problem wird voraussichtlich in einer zukünftigen Version der Quartus II Software behoben.

    Um dieses Problem zu vermeiden, wählen Sie als den Namen des formalen Verifizierungstools im Dialogfeld "Quartus II Einstellungen", wenn Cadence LEC nicht erforderlich, aber aufgrund früherer Projekteinstellungen aktiviert ist. Wenn die formale Verifizierung ein obligatorischer Schritt in Ihrem Designablauf ist, müssen Sie alle IP-Quelldateien bearbeiten, die die read_comments_as_HDL Syntheserichtlinie enthalten.

    Die Dateien, die die Anweisung enthalten, um kommentierten Code für die read_comments_as_HDL Synthese zu aktivieren (sie aber für die Simulation deaktivieren), verwenden auch die Synthese translate_on und translate_off Richtlinien, um Code für die Synthese zu deaktivieren (aber für Simulation zu aktivieren).

    Führen Sie für Verilog HDL-Designs die folgenden Schritte durch, um jede Verilog-Quelldatei zu bearbeiten:

    1. Finden Sie einen Fall, in dem es eine synthesis translate_off Richtlinie gibt, und dann wird die entsprechende synthesis translate_on Richtlinie auf unerfindliche Weise von der read_comments_as_HDL on Richtlinie gefolgt und dann Codezeilen kommentiert.
    2. Ersetzen Sie die synthesis translate_off directive durch else.
    3. Entfernen Sie die Kommentar-Tags // vor jeder Zeile des kommentierten Codes.
    4. Entfernen Sie die read_comments_as_HDL off Direktive (falls vorhanden) und hinzufügen pragma protect ????_block encoding'
      ** Error: /quartus/eda/sim_lib/mentor/stratixv_atoms_ncrypt.v(26): Pragma protect keyword expected
      ** Error: /quartus/eda/sim_lib/mentor/stratixv_atoms_ncrypt.v(28): A key_method must be specified.
      ** Error: /quartus/eda/sim_lib/mentor/stratixv_atoms_ncrypt.v(28): near ",": syntax error, unexpected ',', expecting "class"

      Um diese Fehler zu vermeiden, verwenden Sie die Version der ModelSim SE Software, die von Ihrer Quartus II Softwareversion unterstützt wird. Um zu überprüfen, welche Version der ModelSim SE Software unterstützt wird, konsultieren Sie den Abschnitt EDA Interface Information im Quartus II Software Release Notes (PDF) für die aktuelle Version der Quartus II Software oder die Dokumentationsarchiv-Seite für ältere Versionen der Quartus II Software Versionshinweise. Beispielsweise unterstützt die Quartus II Softwareversion 11.0 SP1 die ModelSim SE SoftwareVersion 6.6d.

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    Intel® programmierbare Geräte

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