ECC- und CSR-Designs versagen den zeitlichen Ablauf

Für Designs, die mit dem Hochleistungscontroller II erstellt wurden (HPC II) Version 11.0 oder später und mit " Enable Configuration and Status" (Konfiguration und Status aktivieren) konfiguriert Schnittstelle registrieren oder Fehlererkennung und -korrektur aktivieren Logikoptionen aktiviert, ECC und CSR Elemente versagen beim Timing in der Quartus II Software.

Die Problemumgehung für dieses Problem lautet:

1. Erstellen Sie eine neue SDC-Datei in Ihrem Projekt.
2. Fügen Sie der SDC-Datei die folgenden Zeilen hinzu:set_multicycle_path -from [get_keepers {*csr_*}] -to [get_keepers {*}] -setup -end 2 set_multicycle_path -from [get_keepers {*csr_*}] -to [get_keepers {*}] -hold -end 2
3. Fügen Sie die SDC-Datei zu Ihrem Projekt hinzu, indem Sie auf Hinzufügen/Entfernen klicken Dateien in Project über das Menü "Projekt ".

Dieses Problem wird in einer zukünftigen Version der DDR2 behoben und DDR3 SDRAM-Controller mit UniPHY.