Artikel-ID: 000081754 Inhaltstyp: Fehlerbehebung Letzte Überprüfung: 01.07.2013

50G Interlaken IP Core Testbench hebt das SOP-Signal nicht wie erforderlich an

Umgebung

    Intel® Quartus® II Anmeldungs-Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Kritisches Problem

Beschreibung

Im 50G Interlaken IP-Kern-Beispieldesign, dem Testbench generiert Pakete, die es in verschachtelten Bursts auf 50G sendet Interlaken IP Core TX Benutzer-Datenübertragungsschnittstelle. Derzeit ist die testbench sendet Pakete, ohne das itx_sop Signal geltend zu machen zu Beginn eines Bursts aus einem neuen Kanal. (Der Testbench funktioniert bestätigen Sie das itx_sop Signal zu Beginn des ersten Daten burst in der Eingabe zum IP-Kern, aber nicht beim nachfolgenden Start-of-Burst Zyklen, die auch Start-of-Packet-Zyklen sein sollten). Die erste Uhr Der Zyklus des Start-of-Burst-Daten aus einem neuen Kanal muss ein Paketstart sein Zyklus, aber die Eingabe zum 50G Interlaken IP-Kern ignoriert diesen Tatsache.

Lösung

Dieses Problem hat keine Auswirkungen auf das Design. Sie sollten jedoch kein Design Ihr System mit dem itx_sop von Ihnen beobachteten Verhalten im Testbench.

Dieses Problem wurde in Version 13.0 SP1 der 50G Interlaken behoben MegaCore-Funktion testbench.

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Intel® programmierbare Geräte

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