Beim Kompilieren eines UniPHY-basierten Speichercontrollers in Cyclone®-V-SoC- und Arria®-V-SoC-Gerät kann der folgende Fitter-Fehler auftreten. Der Fehler tritt auf, weil das FPGA Gerät in bestimmten Teilen der Chips keine zweiregionalen Takte hat.
Fehler (175020): Illegale Einschränkung des PLL-Ausgangszählers auf die Region (X, Y) bis (X, Y): keine gültigen Positionen in regionError (177013): Kann nicht vom PLL-Ausgangszählerausgang zum zweiregionalen Zieltakttreiber weitergeleitet werden, da sich das Ziel in der falschen Region befindet
Die Problemumgehung besteht darin, pll_avl_clk, pll_config_clk und pll_addr_cmd_clk von der doppelten regionalen Uhr auf die regionale Uhr in der zu ändern. QSF-Datei wie folgt:
Von:
set_instance_assignment -name GLOBAL_SIGNAL "DUAL-REGIONAL CLOCK" -bis if0|pll0|pll_addr_cmd_clk
set_instance_assignment -name GLOBAL_SIGNAL "DUAL-REGIONAL CLOCK" -zu if0|pll0|pll_avl_clk
set_instance_assignment -name GLOBAL_SIGNAL "DUAL-REGIONAL CLOCK" -bis if0|pll0|pll_config_clk
An:
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to if0|pll0|pll_addr_cmd_clk
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to if0|pll0|pll_avl_clk
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to if0|pll0|pll_config_clk