Kritisches Problem
Dieses Problem betrifft DDR2 und DDR3, QDR II und RLDRAM II Produkte.
UniPHY-Designs, die auf Stratix V ES-Geräte abzielen, können ausfallen Timing im TimeQuest Timing Analyzer.
Es gibt zwei Klassen potenzieller Ausfälle, die auftreten können. Wenn Sie eines der folgenden Probleme beobachten, können Sie die Verletzung und Versuch, das Design in der Hardware auszuführen:
Fehlerklasse 1: Übertragungen von einer dual-regionalen Clock-Domain zu einer globalen Clock-Domain kann in UniPHY-Varianten unter Verwendung der Nios II-basierter Sequencer. Eine Halte- oder Entfernungsverletzung von ungefähr Bei den folgenden Übertragungen können 100ps oder weniger beobachtet werden:
- from clock "if0|_if0_p0_pll_avl_clock"
to clock "if0|_if0_p0_afi_clk"
- from clock "if0|_if0_p0_pll_config_clock"
to clock "if0|_if0_p0_afi_clk"
- from clock "if0|_if0_p0_pll_avl_clock"
to clock "if0|_if0_p0_pll_config_clock"
Fehlerklasse 2: Eine Verletzung kann mit dem Kern-zu-Peripheriebereich verbunden sein oder Übertragungen von Peripherie zu Kern. Die folgenden Abschnitte illustrieren Beispiele für verschiedene Protokolle.
DDR2 Vollpreis
Es kann eine Halteverletzung von etwa 100ps oder weniger beobachtet werden. über die folgenden Übertragungen:
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_write_clk"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_dq_write_clk"
DDR3-Quartalsrate
Es kann eine Halteverletzung von etwa 100ps oder weniger beobachtet werden. über die folgenden Übertragungen:
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_write_clk”
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_p2c_read_clock”
- from clock "if0|_if0_p0_pll_hr_clk"
to clock "if0|_if0_p0_c2p_write_clock"
- from clock "if0|_if0_p0_pll_hr_clk"
to clock "if0|_if0_p0_p2c_read_clock"
- from clock "if0|_if0_p0_c2p_write_clock"
to clock "if0|_if0_p0_write_clk”
- from clock "if0|_if0_p0_p2c_read_clock"
to clock "if0|_if0_p0_pll_afi_clk"
- from clock "if0|_if0_p0_p2c_read_clock"
to clock "if0|_if0_p0_write_clk"
QDR II Vollpreis
Es kann eine Halteverletzung von etwa 100ps oder weniger beobachtet werden. über die folgenden Übertragungen:
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_d_*"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_k_*"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_ac_*"
RLDRAM II Vollpreis
Es kann eine Halteverletzung von etwa 200ps oder weniger beobachtet werden über die folgenden Übertragungen:
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_dq_*"
- from clock "if0|_if0_p0_pll_afi_clk"
to clock "if0|_if0_p0_leveling_clock_ac_*"