Beschreibung
Die Adressübersetzung auf die Avalon®-MM-Slave-Ports auf der Serial RapidIO® MegaCore ist bei der Verwendung der VHDL-Generierung innerhalb von Qsys falsch.
Qsys verwendet immer Vektoren mit Grenzen, die bis zu 0 reichen, aber der Serial RapidIO MegaCore gibt Adressen bis zu 2 an.
Lösung
Dieses Problem tritt nicht auf, wenn die Sprache Verilog in Qsys verwendet wird.
Dieses Problem wird in einer zukünftigen Version der Quartus® II Software behoben.