Wenn Sie versuchen, einen DDR3 UniPHY-basierten Controller in Quadrant 1 oder 2 zu platzieren, werden die folgenden Fehler angezeigt.
Fehler (175020): Illegale Einschränkung des PLL-Ausgabezählers auf die Region (0, 31) bis (0, 81): keine gültigen Positionen in der Region
Fehler (177013): Kann nicht vom PLL-Ausgangszählerausgang zum zweiregionalen Zieltakttreiber weitergeleitet werden, da sich das Ziel in der falschen Region befindet
UniPHY-basierte Controller verwenden zweiregionale Takte für die Signale pll_afi_clk, pll_addr_cmd_clk und pll_config_clk. Dies soll es einer Schnittstelle ermöglichen, sich über eine gesamte Seite eines Geräts zu erstrecken.
Bestimmte Quadranten von Cyclone®-V-SoC- und Arria®-V-SoC-Geräten verfügen nicht über zweiregionale Takte.
Die Platzierung eines DDR3 UniPHY-basierten Controllers in Quadrant 1 oder 2 ist möglich. Sie müssen sicherstellen, dass der DDR3-Controller in der QSF-Datei regionale Taktzuweisungen anstelle von zweiregionalen Taktzuweisungen verwendet.